Deposition Solutions

ASMPT NEXX ist ein führender Anbieter von Advanced Packaging-Abscheidungsanlagen für die Halbleiterindustrie und bietet Kunden weltweit Sputter- (PVD) und Elektroplattierungswerkzeuge (ECD). Zu den hochflexiblen Systemen gehören:

Diese Werkzeuge werden für Wafer-Level-Packaging, 2,5/3D-integrierte Schaltkreise, Fan-out, eingebettete Chips und andere heterogene Integrationsprozesse verwendet. Für weitere Informationen wenden Sie sich bitte an ASMPT NEXX.

Broschüre

Anwendungen: Bumping

Bumping ist eine fortschrittliche Prozesstechnologie auf Waferebene, bei der „Bumps“ oder „Bälle“ aus verschiedenen Metallen auf dem Substrat geformt werden, bevor der Wafer oder die Platine in einzelne Chips geschnitten oder „gewürfelt“ wird. Wafer-Bumping ist ein wesentlicher Bestandteil der Flip-Chip- oder Platinen-Halbleiterverpackung, die heute zum Standard in der Verbindungstechnologie in der Unterhaltungselektronik geworden ist. Diese „Bumps“ sind die Komponenten, die den Chip mit dem Substrat verbinden und nach der Vereinzelung das Gehäuse bilden. Diese Verbindungsbausteine können Bumps oder Kupfersäulen sein, die aus Metallloten wie eutektischem oder bleifreiem SnAg bestehen.

Die Bumps oder Säulen bieten kürzere Wege als Drahtverbindungen zwischen Chip und Substrat, um die elektrische, mechanische und thermische Leistung des Flip-Chip-Gehäuses zu verbessern. Für den leistungsorientierten Markt reduzieren Flip-Chip-Verbindungen die Signallaufzeit, bieten bessere Bandbreiten und beseitigen die Einschränkungen der Stromverteilung. Die Zusammensetzung und Dimension der Bumps hängt von Anforderungen wie dem endgültigen Formfaktor, den Kosten und der elektrischen, mechanischen und thermischen Leistung ab. Cu-Säulenstrukturen sind zur bevorzugten Verbindungslösung für Geräte mit feinem Pitch, bleifrei oder mit hohem Strom geworden. Für den formfaktororientierten Markt, wie etwa mobile Anwendungen, reduziert das Ersetzen von Drahtverbindungen durch Flip-Chip-Verbindungen die Größe und das Gewicht des Gehäuses und bietet gleichzeitig eine bessere Leistung.

Cu Pillar	Bumps	RDL	Via Fill

Anwendungen: Fan Out

Der Fan-Out-Prozess stellt im Allgemeinen die Neuverteilung der Verbindungen innerhalb und außerhalb der Chiphülle dar. Der Begriff Fan-Out umfasst häufig eine Vielzahl von Montagemethoden: Embedded Wafer Level Package (WLP), Embedded Wafer Level Ball Grid Array (eWLB), Wafer Level System in Package (WLSiP). Der Fan-Out-Prozess kann auch Chipkondensatoren und Induktoren einbetten und wurde auch für 3D-Chipstapelung in Betracht gezogen.

Die Fan-Out-Technologie ist häufig ein Prozess zur Rekonstruktion eines neuen Wafers oder Panels auf allen KGD (Known Good Die). KGD werden präzise platziert und vorübergehend mit doppelseitigem Klebeband oder Klebstoff auf einem Interposer gehalten. Anschließend wird EMC (Embedded Mold Compound) aufgetragen, um einen neuen Wafer oder Panel zu erstellen. Sobald der neue Wafer oder das neue Panel erstellt ist, wenden die Front-End-Lithografie-Stepper die RDL (Redistribution Layer) an, um die Verbindungen zu verbinden und neu zu positionieren. Der RDL-Prozess erfordert, dass zunehmend dünne PVD-Seeds gesputtert und feinere RDLs mit Mikrongenauigkeit und hoher Gleichmäßigkeit über das gesamte Wafer- oder Panelsubstrat plattiert werden. Eine der größten Herausforderungen besteht darin, Sputter- und Beschichtungsmaschinen zu finden, die dünne, gleichmäßige Kristallkeime und feinlinige RDL-Beschichtungen unter 10 µm L/S gleichmäßig über eine Vielzahl großer Flächen erzeugen können.